[반도체 8대 공정] CMP공정의 원리 및 종류

[반도체 8대 공정] CMP공정의 원리 및 종류

 

CMP공정은 Chemical Mechanical Polishing의 약자로 물리적, 화학적으로 Wafer 표면을 평탄화해주는 공정입니다. Wafer 표면을 왜 평탄화해줘야 할까요? 박막에 단차가 생기게 된다면 후속 Photolithography 공정에서 Photoresist Coating 시 PR이 평평하게 Coating 되지 않습니다. 이에 따라 Photolithography 공정에서 중요 Factor인 Depth Of Focus 마진이 줄어들게 됩니다. 왜 DOF마진이 줄어들까요? 사진에 비유해 보겠습니다. 사진을 찍을 때 어떤 대상을 선명하게 보기 위해서 사진기를 옮겨가며 가장 선명하게 찍을 수 있는 지점에서 사진을 찍게 됩니다. 사진을 찍는다고 똑같이 가정해보며 Photolithography Exposure 즉 노광공정을 진행해 보겠습니다. 노광 공정 진행 시, 가장 Best 지점에서 초점을 맞춰 노광해야 하는데 Wafer 표면 단차가 생겨버리면 어떤 부분은 초점에서 벗어난 상태로 노광이 됩니다. 즉 어떤 지점은 상이 흐릿하게 찍힐 것이고, 어떤 지점은 선명하게 찍힐 것입니다. 최적의 초점을 맞춰 노광을 진행해야 하지만, 단차가 생길 경우 Focus 변화가 생기게 되며, 이 변화에 따라 Pattern 형성이 다르게 된다면 이는 DOF 마진이 줄어든다고 보는 것입니다. 이에 따라 정밀해지는 반도체 공정상 CMP 공정의 정밀도 또한 중요시되었습니다.

 

CMP공정의 발전

CMP공정은 반도체 8대 공정 중 비교적 늦게 개발되었습니다. 초기에는 평탄화를 어떻게 했을까요? 첫 번째로 Etch Back 공정이 있습니다. Etch Back 공정이란 평탄화의 목적으로 단차가 생긴 부분, 즉 튀어나온 부분을 Etch공정을 통해 깎아내는 공정입니다. 원래 Etch는 Photorist를 깔고 그 위에 공정을 진행하지만, 지금 설명하는 Etch Back은 PR을 도포하지 않은 채 진행하는 공정입니다. 두 번째로는 BPSG Reflow입니다. Boro Phospho silicate Glass reflow의 약자로 열처리 공정입니다. 쉽게 말해 고체에 열을 가해 굴곡진 Wafer 표면을 물과 같이 액체화하여 평평하게 만들어 주는 것입니다. 완전 물처럼 녹지는 않아도 표면을 평평하게 해주게 됩니다. 하지만 이러한 공정은 평탄화 거리에 한계가 있으며, Wafer 전면에 걸친 광역 평탄화가 요구되며 CMP 공정의 도입이 필요하게 되었습니다.

 

CMP 공정의 종류

산화막 CMP

CMP공정 원리에는 크게 산화막 CMP와 금속 CMP가 있습니다. 하나씩 알아보겠습니다.

반도체 Verticle 구조

 

 

위 그림은 반도체 공정을 Verticle 구조로 나타낸 그림입니다. 위 그림 상 반도체 공정은 크게 전 공정(FEOL), 후공정(BEOL)로 나뉘게 됩니다. 전 공정에서는 만들고자 하는 MOSFET 같은 반도체 소자가 만들어지고, 후공정에서는 전 공정에서 만들어진 소자에 배선을 연결해 주는 공정입니다. 위 그림 상 중간 단계도 나누어 두었는데 쉽게 말해 FEOL과 BEOL을 연결해 주는 Contact 공정을 의미합니다. 위 그림에서 M1, M2, M3, M4, V1, V2, V3, V4 등 약자로 되어있습니다. M은 Metal이고 V는 Via의 약자입니다. Metal은 금속 배선을 의미하고 Via는 금속 배선 사이를 연결해 주는 공정입니다. 그럼, 이제 다시 CMP로 돌아와 보겠습니다. 산화막 CMP는 위 구조에서 IMD, ILD, STI에 사용되게 됩니다. IMD는 Inter metal Dielectric의 약자로 금속과 금속 배선 영역 사이 절연막을 의미합니다. ILD는 Inter layer Dielectric의 약자로 FEOL 즉 소자 영역과 금속 배선 영역 사이 절연막을 뜻합니다. STI는 Shallow Trench Isolation의 약자로 FEOL단에 소자와 소자 사이 절연막입니다. 해당 공정에서 평탄화 공정이 진행되는데 이를 산화막 CMP라고 합니다. 위 그림에는 STI에 대한 내용이 없어 아래 CMOS 반도체 소자 구조를 추가로 가져와 봤습니다. PMOS과 NMOS 사이를 분리해 주는 모습을 볼 수 있습니다. 이러한 STI, IMD, ILD 를 깔고 난 수 평탄화 공정을 진행하는데 이때 산화막 CMP가 진행된다고 이해하시면 됩니다.

 

CMOS 소자 단면도

 

 

금속 CMP

금속 CMP는 텅스텐 CMP, 구리 CMP로 나뉘게 됩니다. 먼저 텅스텐(W) CMP은 소자 영역과 금속 배선 사이를 연결 또는 금속 배선을 층간 연결 시, 텅스텐과 같은 금속 배선으로 연결되게 됩니다. 맨 위 그림에서 보면 MEOL의 Contact 영역과 Via 영역을 의미합니다. 구리 CMP도 마찬가지로 금속 배선의 층간 연결에 사용되는데요. 평탄화하는 대상 금속이 구리일 경우를 뜻합니다.

 

위 금속 CMP상 텅스텐(W) CMP와 구리(CU) CMP로 나누어 보았습니다. 과거에는 반도체 배선 연결을 알루미늄(AL)으로 진행했으나 CU 배선으로 전환되었으며, CU 적용 시 문제점으로 인해 Damascene 공정이 도입되었습니다. 이 부분에 대해선 다음 장에서 추가로 공부해 보겠습니다.